FPGA学习笔记(三)——Verilog基本语法

人丑就该多读书 2018-05-19

  • 组合逻辑: 多路选择器、加法器、译码器、乘法器

  • 时序逻辑: 计数器、分频器、定时器、移位寄存器

一、Verilog文件的基本结构

1、模块声明 模块名 端口列表

2、端口类型、位宽定义

3、功能描述

//模块描述方式一(先列出端口,再描述端口类型)
//此方式虽然行数多,但是方便后面例化端口,推荐使用
module  name( 
        ,
        ,
        //最后一个不需要“,” 
);
    //端口类型描述
    //功能描述
endmoule<br />//模块描述方式二(端口列表和端口类型一起描述)
module  name( 
   //端口列表 + 类型描述
     );
    //功能描述
endmoule

二、数据类型

  • 线与型wire(默认值z—高阻) 寄存器型reg

注:存储器型(memory)

memory型数据常用于寄存器文件、ROM和RAM建模等,是寄存器型的二维数组形式,它是将reg型变量进行地址扩展而得到

//一般格式:
reg[n- : ] 存储器名[N- : ];
//定义位宽为n,深度为N的寄存器组

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